全书共分为10章，第一章主要介绍了H5的基础知识以及常见的形式，第二章主要介绍了H5运营规划的思路，从制作到开发再到打造爆款H5，第三章到第七章着重写H5设计与制作，第八章和第九章主要对易企秀工具进行了详细讲解，第十章侧重对推广引流进行讲解。

本书从人们对事物的最初始认知“看”为出发点，到“思”“创”“做”，直至“练”，结合大量案例，系统地讲解了创意的产生、形成和实现的过程。看——灵感来源：“看”是一个人认知、感受事物的基础，常常听到“头脑风暴”这个词，但没有“看”的积累，头脑里没有存储“东西”，风暴什么？如果能够风暴出东西，产生灵感，就说明风暴的人头脑里是有“存货”的。本章就介绍了为什么要“看”，“看”什么和怎么“看”等内容，使读者掌握积累创意素材的方法，为创意灵感的产生打基础。本章内容是学习创意设计需要掌握的基本环节。思——创意产生：“思”是对“看”的内容进行转化的过程，“思”什么？怎么“思”才能产生创意？本章内容是学习创意设计必须了解和掌握的重要内容。创——创意设计：“创”是创意设计的核心，是“思”的延续。设计作品的精彩与否主要由“创”决定，本章将讲解什么是“创”，“创”的主要内容，以及如何“创”。做——创意实现：“做”是将之前“看”“思”“创”的内容展现出来，本章讲解了“做”的重要性和如何“做”。练——创意修炼：“练”即实践，光说不练空把式。“练”是有技巧的，本章详细讲解了如何高效地“练”。

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本书系统地介绍使用Mugeda设计H5页面的方法，首先介绍H5页面和Mugeda的基础知识；然后详细讲解绘制与调整图形，添加媒体文件与文字，制作动画，行为、触发条件与控件，以及关联与表单等内容，帮助读者逐渐掌握使用Mugeda制作H5页面的方法；最后通过综合实训—设计企业招聘H5页面，带领读者对所学知识进行综合运用。 本书采用章节式体例结构，将理论与实际操作联系起来，讲解深入浅出，并且设计了丰富的知识栏目，提供了实战案例和综合训练。此外，本书还配有丰富的多媒体教学资源，读者可扫描二维码观看。 本书可作为高等院校艺术设计、新媒体、数字媒体等专业相关课程的教材，也可供H5设计从业人员学习和参考。

本书基于编者多年教学实践的经验，结合国家级精品线上课程，依据“信号与系统”课程教学基本要求进行编写。全书共7章，包括信号与系统概述、系统的时域分析、连续信号的频域分析、连续系统的频域分析、连续信号与系统的复频域分析、离散信号与系统的z域分析、系统的状态变量分析。本书采用了丰富的教-学-研结合前沿案例，利用编程工具分析“信号与系统”课程的问题，淡化手工数学计算，帮助读者加深对“信号与系统”课程中基本概念的理解、提高编程实践能力和综合素质。本书配套微课视频和慕课，支持线上线下混合式教学。此外还提供教学课件、习题答案、教学大纲MATLAB和Python教学编程实例等教学资源，易教利学。本书可作为普通高等院校电子类、自动化类、电气类、计算机类等专业的信号与系统课程的教材，也可用作研究生入学考试备考参考教材，还可供电子信息领域相关人员学习和参考。

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简介：这人很懒，啥都没写。

优质的菜品需要有技艺精湛的厨师来烹饪，本书就像以优质菜品做成的“大菜”。整本书没有太多啰唆的语言，直接抽丝剥茧：从基本的数据结构类型，Redis内部每个操作命令的底层代码运行逻辑和结构，一直到整个Redis持久化技术、主从技术、分布式集群技术等，都有深入源码级别的讲解，让你领略从数据结构到整个高性能服务的全部设计之美。学以致用，读者朋友通过领会与实践来提升技术，成为一个高性能网络服务开发高手，继而深入理解缓存服务，设计自己的高性能缓存服务系统或者缓存数据库系统，应用到自己业务中去，岂非快哉！在整本书里，我也看到了一群程序员的认真执着，把每个业务数据流程图、关键代码、数据结构图都规划得详细、清晰，把自己对技术的各种理解融入书中。本书脉络清晰，适合刚入行的后端程序员、高性能服务开发者、系统运维人员、技术架构师等阅读。希望阅读本书的技术同仁都能够得到进步和提高。

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《计算机原理与设计:Verilog HDL版》讲述计算机原理、计算机设计以及如何用verilog hdl实现设计。主要内容包括：计算机基础知识及性能评价方法；数字电路及verilog hdl简介；计算机加、减、乘、除及开方的各种算法(包括wallace tree快速乘法器和newton-raphson及goldschmidt除法和开方算法)及其verilog hdl实现；指令系统结构和alu及多端口寄存器堆的verilog hdl设计；单周期、多周期和流水线cpu的verilog hdl设计；精确中断和异常处理及其电路实现；浮点算法及带有浮点部件fpu的流水线cpu的verilog hdl设计；多线程cpu的verilog hdl设计；存储器、cache和虚拟存储器管理以及带有cache、tlb和fpu的cpu设计；多核cpu的verilog hdl...(展开全部)